Übersicht | Leseproben | Inhaltsverzeichnis | CD-ROM | Ergänzungen&Druckfehler | Buch bestellen |
Geleitwort von Prof. Waldschmidt | 13 | |
Vorwort des Autors | 19 | |
1 | Einleitung | 22 |
2 | Was ist ein FPGA? | 28 |
2.1 | Eine kleine Geschichte der Logikbausteine | 28 |
2.2 | ASIC-Entwurfsstile | 31 |
2.3 | Die Typenvielfalt programmierbarer Logik | 34 |
2.4 | Aufbau eines FPGA | 41 |
2.4.1 | Logikblöcke und I/O-Blöcke | 41 |
2.4.2 | Architektur und Verdrahtung | 45 |
2.4.3 | Zusammenfassung | 49 |
3 | Anwendungen | 54 |
3.1 | FPGAs versus Standardbausteine | 54 |
3.2 | FPGAs versus PLDs | 55 |
3.3 | FPGAs versus CPUs/DSPs | 55 |
3.4 | FPGAs versus ASICs | 58 |
3.5 | FPGAs als Computer-Elemente | 60 |
3.6 | Prototyping | 61 |
3.7 | Rekonfigurierbare Logik | 62 |
3.8 | Kostenvergleich | 62 |
3.9 | Time-to-Market | 63 |
4 | Entwurf von FPGA-Schaltungen | 68 |
4.1 | Moderne Entwurfsmethoden für FPGAs | 68 |
4.2 | Abstraktionsebenen und Beschreibungs-Domänen | 69 |
4.2.1 | Abstraktionsebenen | 71 |
4.2.2 | Beschreibungs-Domänen | 72 |
4.2.3 | Entwurfsablauf im Y-Diagramm | 73 |
4.3 | Beherrschung der Komplexität | 75 |
4.4 | Entwurfsablauf | 77 |
4.4.1 | Entwurfseingabe | 81 |
4.4.2 | Simulation und Verifikation | 84 |
4.4.3 | Synthese | 87 |
4.4.4 | Place&Route | 89 |
4.5 | Entwurfsqualität | 91 |
5 | Die Hardwarebeschreibungssprache VHDL | 94 |
5.1 | Was ist eine Hardwarebeschreibung? | 94 |
5.2 | Was ist VHDL? | 96 |
5.3 | Aufbau eines VHDL-Modells | 98 |
5.4 | VHDL beschreibt Struktur | 100 |
5.5 | VHDL beschreibt Verhalten | 101 |
6 | Programmiertechnologien | 106 |
6.1 | SRAM-Zellen | 110 |
6.2 | EPROM-Zellen | 115 |
6.3 | Antifuse-Technologien | 117 |
6.4 | Vergleich der Technologien | 120 |
6.5 | Bewertung der Vor- und Nachteile | 122 |
6.5.1 | Schutz der Innovation | 122 |
6.5.2 | Rekonfigurierbarkeit, ISP | 124 |
6.5.3 | Flüchtige Programmierung versus OTP | 126 |
6.5.4 | Kosten und Schaltungsaufwand | 127 |
6.5.5 | Testbarkeit und Zuverlässigkeit | 128 |
6.5.6 | Anzahl der Programmierelemente | 129 |
6.5.7 | Zusammenfassung | 130 |
6.6 | Trends und Prognosen | 131 |
7 | Bausteinübersicht | 136 |
7.1 | Der Markt der FPGA-Bausteine | 136 |
7.2 | Antifuse-FPGA | 139 |
7.2.1 | Actel Antifuse FPGAs | 140 |
7.2.2 | QuickLogic: pASIC1, pASIC2, pASIC3 | 152 |
7.2.3 | Crosspoint Solutions: CP20K, CP100K | 160 |
7.3 | SRAM-FPGA | 160 |
7.3.1 | Actel: ES Embedded SPGA | 161 |
7.3.2 | Altera: FLEX 8000, FLEX 10K, FLEX 6000 | 165 |
7.3.3 | Atmel: AT6000 und AT40K | 173 |
7.3.4 | DynaChip: DL5000 | 177 |
7.3.5 | Lucent Technologies: ORCA-2, ORCA-3, ATT3000 | 180 |
7.3.6 | Motorola: MPA1000 | 183 |
7.3.7 | Vantis: VF1 | 187 |
7.3.8 | Xilinx: XC2000, XC3000, XC4000, XC5200, XC6200 | 189 |
7.4 | EPROM-FPGA | 206 |
7.4.1 | GateField | 207 |
7.5 | Auswahlhilfen | 210 |
7.5.1 | Technische Kennwerte | 212 |
7.5.2 | PREP-Benchmarks | 216 |
7.5.3 | Preise | 217 |
7.5.4 | Verfügbarkeit | 217 |
7.6 | Konfigurationsspeicher | 218 |
7.6.1 | Altera | 220 |
7.6.2 | Atmel | 220 |
7.6.3 | Lucent Technologies | 221 |
7.6.4 | Motorola | 221 |
7.6.5 | Xilinx | 222 |
7.7 | Programmierbare Verbindungsbausteine | 222 |
7.7.1 | Aptix | 223 |
7.7.2 | I-Cube | 225 |
7.7.3 | Lattice | 230 |
7.7.4 | Sonstige Verbindungsbausteine | 234 |
7.8 | Feldprogrammierbare analoge Arrays | 234 |
7.8.1 | ASB vom Fraunhofer-Institut IMS | 235 |
7.8.2 | EPAC von IMP | 237 |
7.8.3 | MPAA von Motorola | 237 |
7.8.4 | TRAC von Zetex | 239 |
8 | Entwurfswerkzeuge | 242 |
8.1 | Allgemeines | 242 |
8.1.1 | Eine kleine EDA-Geschichte | 242 |
8.1.2 | Das Betriebssystem | 244 |
8.1.3 | Auswahlkriterien | 245 |
8.1.4 | Die Übersicht | 247 |
8.2 | Universelle FPGA-Entwurfswerkzeuge | 248 |
8.2.1 | Active-CAD | 248 |
8.2.2 | CUPL | 252 |
8.2.3 | Galileo und Leonardo | 253 |
8.2.4 | LOG/iC2 | 256 |
8.2.5 | MicroSim FPGA | 257 |
8.2.6 | MINC | 257 |
8.2.7 | OrCAD Express | 259 |
8.2.8 | PeakVHDL und PeakFPGA | 261 |
8.2.9 | Protel Advanced PLD | 264 |
8.2.10 | Synario | 264 |
8.2.11 | Synplify | 266 |
8.2.12 | VeriBest | 267 |
8.3 | Große EDA-Systeme | 268 |
8.3.1 | Cadance | 268 |
8.3.2 | Mentor Graphics | 269 |
8.3.3 | Synopsys | 271 |
8.3.4 | ViewLogic | 273 |
8.4 | Herstellereigene Werkzeuge | 277 |
8.4.1 | ASICmaster von GateField | 277 |
8.4.2 | Designer Series von Actel | 278 |
8.4.3 | DynaTool von DynaChip | 279 |
8.4.4 | Integrated Development System von Atmel | 280 |
8.4.5 | Max+Plus II von Altera | 280 |
8.4.6 | MPA Design System von Motorola | 281 |
8.4.7 | ORCA Foundry von Lucent | 283 |
8.4.8 | QuickWorks, QuickTools und QuickChip von QuickLogic | 283 |
8.4.9 | XACTstep von Xilinx | 285 |
8.5 | Einzelne EDA-Programme | 287 |
8.5.1 | BetterState | 287 |
8.5.2 | CompLib von Hantro | 288 |
8.5.3 | EASE/VHDL und EALE/HDL | 289 |
8.5.4 | FPGA-Pilot | 290 |
8.5.5 | GM VHDL Compiler | 290 |
8.5.6 | HDL TurboWriter | 291 |
8.5.7 | ModelSim | 292 |
8.5.8 | SmartViewer | 293 |
8.5.9 | speedCHART | 293 |
8.5.10 | StateCAD und StateSIM | 294 |
8.5.11 | THEDA von Incases | 295 |
8.5.12 | VHDLCover | 295 |
8.5.13 | VisualHDL | 296 |
8.5.14 | WaveFormer und TestBencher | 297 |
8.6 | Freeware, Shareware, Public Domain | 298 |
8.6.1 | Alliance | 298 |
8.6.2 | IDaSS | 298 |
8.6.3 | Trianus/Hades | 299 |
8.7 | Lernsoftware | 299 |
8.7.1 | VHDL!start | 299 |
8.7.2 | VHDL-MasterClass | 300 |
8.7.3 | VHDL-Online | 300 |
8.7.4 | VHDL PaceMaker | 301 |
9 | Entwurfsrichtlinien und Tips | 304 |
9.1 | Testgerechter Entwurf | 304 |
9.2 | Der JTAG Boundary Scan | 305 |
9.3 | Konvertierung von FPGA-Entwürfen in ASIC-Technologie | 306 |
9.3.1 | Actel MPGA | 309 |
9.3.2 | LPGA von ChipExpress | 309 |
9.3.3 | MACO von Lucent | 311 |
9.3.4 | Netrans von AMI | 312 |
9.3.5 | Orbit Semiconductor | 312 |
9.3.6 | QuickASIC von Microchip | 312 |
9.3.7 | ULC von Temic | 313 |
9.3.8 | Xilinx Hardwire | 313 |
10 | Ausblick & Trends | 318 |
10.1 | Investitionsplanung | 318 |
10.2 | Neue Bausteine | 319 |
10.3 | Entwicklung der Technologie | 321 |
10.4 | Kleinere Versorgungsspannungen | 322 |
10.5 | ASIC vs. FPGA | 324 |
10.6 | System-on-a-Chip | 325 |
10.7 | IP-Cores, Virtual Components und Design Re-Use | 327 |
10.8 | Genetische Algorithmen und evolutionäre Hardware | 330 |
Anhang | ||
A | Glossar | 334 |
B | Inhalt der CD-ROM | 351 |
B.1 | Dienst-Programme | 351 |
B.1.1 | Datenblätter und Applikationsschriften | 351 |
B.1.2 | Entwurfswerkzeuge und Dokumentationen | 353 |
B.1.3 | Informationssammlungen | 356 |
B.1.4 | VHDL-Anleitungen und -Tutorien | 357 |
C | Adressen und Informationsquellen | 359 |
C.1 | Hersteller FPGA | 359 |
C.2 | Hersteller sonstiger Bausteine | 360 |
C.3 | Distributoren | 362 |
C.4 | Hersteller EDA-Tools | 364 |
C.5 | Anbieter EDA-Tools | 367 |
C.6 | Seminar-Anbieter | 370 |
C.7 | FFPGA-Dienstleister | 371 |
C.8 | Emulatoren und Simulationsbeschleuniger mit FPGAs | 373 |
C.9 | Weitere Informationsmöglichkeiten | 373 |
C.9.1 | Roadshows | 373 |
C.9.2 | Fachzeitschriften | 373 |
C.9.3 | Internet | 375 |
C.9.4 | Konferenzen, Kongresse, etc. | 378 |
C.9.5 | Messen | 379 |
D | Literaturverzeichnis | 381 |
E | Abbildungsverzeichnis | 391 |
F | Tabellenverzeichnis | 397 |
Index | 401 | |
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