| Abbildung 1.1 Umsatzzahlen der programmierbaren Logik in Millionen US$ | 23 |
| Abbildung 2.1 Vergleich TTL-Friedhof mit FPGA | 29 |
| Abbildung 2.2 Kosten von ASICs und FPGAs | 31 |
| Abbildung 2.3 Architekturen von PLD, CPLD und FPGA | 34 |
| Abbildung 2.4 Verdrahtung im CPLD und FPGA | 35 |
| Abbildung 2.5 Verzögerungszeiten im FPGA und PLD | 35 |
| Abbildung 2.6 Übersicht der IC-Implementierungarten | 36 |
| Abbildung 2.7 ACT 1 Logikmodul | 37 |
| Abbildung 2.8 Programmable Function Unit (PFU) der OR2C-Familie | 37 |
| Abbildung 2.9 Logikimplementierung mit Multiplexern | 39 |
| Abbildung 2.10 Teilansicht eines ACT1-Bausteins von Actel | 40 |
| Abbildung 2.11 Struktur der ACT-Bausteine von Actel | 40 |
| Abbildung 2.12 FPGA-Struktur von Xilinx | 40 |
| Abbildung 2.13 Verdrahtungsressourcen der Xilinx-Architektur | 40 |
| Abbildung 3.1 Algorithmus in CPU und FPGA | 57 |
| Abbildung 3.2 Absatzstückzahlen eines Produkts | 57 |
| Abbildung 3.3 Chipfläche von FPGAs und MPGAs | 58 |
| Abbildung 3.4 Preis und Leistung von Verarbeitungseinheiten | 60 |
| Abbildung 3.5 DesignRe-Use und IP-Cores | 61 |
| Abbildung 4.1 Entwurfsdomänen und Abstraktionsebenen im Y-Diagramm | 70 |
| Abbildung 4.2 Übergänge im Y-Diagramm | 72 |
| Abbildung 4.3 Die Top-Down-Methode | 72 |
| Abbildung 4.4 Ablauf des FPGA-Entwurfs mit Schaltplaneingabe | 75 |
| Abbildung 4.5 Ablauf des FPGA-Entwurfs mit VHDL | 75 |
| Abbildung 4.6 Ablauf einer Simulation | 79 |
| Abbildung 4.7 Simulation mit einer Testbench | 80 |
| Abbildung 4.8 Zehner-Regel: Kosten der Fehlerbeseitigung | 84 |
| Abbildung 5.1 Teile einer Entwurfseinheit | 97 |
| Abbildung 5.2 Entity HALBADD | 97 |
| Abbildung 5.3 Struktur des Volladdierers | 99 |
| Abbildung 5.4 Nebenläufige und sequentielle Ausführung | 101 |
| Abbildung 6.1 Programmierelemente mit Speicherzelle | 106 |
| Abbildung 6.2 LUT mit 2 Eingängen | 107 |
| Abbildung 6.3 Die verschiedenen Programmiertechnologien im Überblick | 108 |
| Abbildung 6.4 SRAM-Zelle von Xilinx | 109 |
| Abbildung 6.5 Konfigurierungs-Modi der SRAM-FPGAs | 109 |
| Abbildung 6.6 EPROM-Zelle | 111 |
| Abbildung 6.7 PLICE-Antifuse | 114 |
| Abbildung 6.8 ViaLink-Antifuse | 114 |
| Abbildung 6.9 Microfotografie einer programmierten ViaLink | 114 |
| Abbildung 6.10 Klassen der Konfigurierbarkeit | 118 |
| Abbildung 6.11 Umsatzanteile der Technologien in Millionen US$ | 124 |
| Abbildung 6.12 Marktprognose für SRAM- und Antifuse-FPGAs in Millionen US$ | 125 |
| Abbildung 7.1 Marktanteile programmierbarer Logik | 137 |
| Abbildung 7.2 Antifuse-Familien von Actel | 139 |
| Abbildung 7.3 Routing-Struktur der Actel Antifuse-FPGAs | 139 |
| Abbildung 7.4 ACT1 Logikblock und I/O-Block | 141 |
| Abbildung 7.5 Logikmodule der ACT2-Familie | 142 |
| Abbildung 7.6 Aufbau der ACT3-Bausteine | 143 |
| Abbildung 7.7 ACT3 Ein-/Ausgabe | 143 |
| Abbildung 7.8 Architektur der 3200DX-Familie | 145 |
| Abbildung 7.9 Aufbau der pASIC1 Logik- und I/O-Blöcke | 148 |
| Abbildung 7.10 Aufbau eines pASIC1-Bausteins | 148 |
| Abbildung 7.11 Übergang zum pASIC2 mit 3Metallisierungsebenen | 149 |
| Abbildung 7.12 Logikblock der pASIC2-Familie | 149 |
| Abbildung 7.13 I/O-Zelle der pASIC2-Familie | 149 |
| Abbildung 7.14 Nur-Eingangsblöcke der pASIC2-Familie | 149 |
| Abbildung 7.15 RAM-Modul der pASIC3-Familie | 150 |
| Abbildung 7.16 Logikblock der ES-FPGA-Familie | 153 |
| Abbildung 7.17 Aufbau eines ES-FPGA aus Logikblöcken | 153 |
| Abbildung 7.18 I/O-Block der ES-FPGA-Familie | 154 |
| Abbildung 7.19 FLEX 8000 Logic Element (LE) | 156 |
| Abbildung 7.20 Aufbau der FLEX 8000-FPGAs | 156 |
| Abbildung 7.21 FLEX 8000 I/O-Block | 156 |
| Abbildung 7.22 Embedded-Array Block (EAB) der FLEX 10K-FPGAs | 158 |
| Abbildung 7.23 Logikblock der AT6000-Familie | 160 |
| Abbildung 7.24 Verdrahtungs-Ressourcen der AT6000-Familie | 160 |
| Abbildung 7.25 Logikblock der AT40K-Familie | 161 |
| Abbildung 7.26 Verbindungsstrukturen der AT40K-Familie | 161 |
| Abbildung 7.27 Logikblock der DL5000-FPGAs | 162 |
| Abbildung 7.28 Verbindungsstruktur der DL5000-FPGAs | 162 |
| Abbildung 7.29 PFU-Logikblock der OR2C-Familie | 164 |
| Abbildung 7.30 Logikblock der MPA1000-Familie | 166 |
| Abbildung 7.31 Alternativfunktion des MPA-Logikblocks | 166 |
| Abbildung 7.32 Aufbau der MPA-FPGAs | 166 |
| Abbildung 7.33 I/O-Zelle der MPA-FPGAs | 166 |
| Abbildung 7.34 Logikblock (CLB) der XC3000-Familie | 172 |
| Abbildung 7.35 I/O-Block (IOB) der XC3000-Familie | 172 |
| Abbildung 7.36 Logikblock (CLB) der XC4000-Familien | 174 |
| Abbildung 7.37 Aufbau der XC5200-FPGAs | 176 |
| Abbildung 7.38 VersaBlock der XC5200-Familie | 177 |
| Abbildung 7.39 Logikzelle der XC5200-Familie | 177 |
| Abbildung 7.40 Verbindungsstrukturen der XC5200-Famile | 177 |
| Abbildung 7.41 Die Function Unit des XC6200-Logikblocks | 179 |
| Abbildung 7.42 Basiszelle der XC6200-FPGAs | 179 |
| Abbildung 7.43 FPGA-Auswahlkriterien: 2 aus 3 | 184 |
| Abbildung 7.44 Ausschnitt aus einem FPIC AX1024A von Aptix | 194 |
| Abbildung 7.45 Schaltmatrix der IQ-Familie | 196 |
| Abbildung 7.46 I/O-Zelle der IQ-Familie | 196 |
| Abbildung 7.47 PSX-Schaltmatrix mit 4-Bit-Granularität | 198 |
| Abbildung 7.48 SRAM-Bänke der PSX-Konfiguration | 198 |
| Abbildung 7.49 Aufbau der ispGDS-Bausteine | 199 |
| Abbildung 7.50 I/O-Zelle der ispGDS-Bausteine | 199 |
| Abbildung 7.51 Detailansicht der ispGDX-Bausteine | 200 |
| Abbildung 7.52 MAI-Zelle des ASB101 | 202 |
| Abbildung 7.53 Blockschaltbild des MPAA020 | 203 |
| Abbildung 7.54 Configurable Analog Block (CAB) des MPAA020 | 204 |
| Abbildung 7.55 TRAC020 Blockschaltbild | 204 |
| Abbildung 9.1 LPGA Programmierung mit Laserstrahl | 307 |
| Abbildung 9.2 LPGA vor und nach der Programmierung | 308 |
| Abbildung 9.3 ULC-Konvertierung | 309 |
| Abbildung 10.1 Sinkende Versorgungsspannung | 321 |
| Abbildung 10.2 Kompatibilität von 3,3 V und 5-V-Bausteinen | 322 |